芯片内部是如何互联的
随着摩尔定律的放缓，霍尔芯片芯粒（Chiplet）和异构集成 (HI：heterogenous integration) 提供了一种令人信服的方式来继续改进性能、功耗、面积和成本 (PPAC)，但是选择连接这些设备的最佳方式以使它们以一致且可预测的方式运行是随着选项数量的不断增加，这成为一个挑战。
更多的可能性也带来更多潜在的连接方式。因此，虽然 AI、5G、高性能计算、移动和可穿戴设备中的下一代应用都受益于不同设备在紧凑封装中的各种组合，但仅对不断增加的互连选择进行分类是一项挑战。但有利的一面是，该行业不再受一套规则的束缚，定制和优化系统的可能性正在呈爆炸式增长。
Promex工程副总裁 Chip Greely 说：“异构集成的美妙之处在于它现在并不总是适用于电气。” “你也可以将机电设备放入你的封装中。对于我们的一些产品领域——例如，医用相机——我们将机械和电气功能整合在一个很小的空间内。如果你想拥有一个稳健的制造过程，你就会试图让你包括机械接口在内的接口尽可能容忍任何未对准或放置精度的任何变化。”
三星、英特尔、台积电和许多其他设备制造商正专注于优化各种架构中的芯片到芯片（die-to-die）和芯片到封装（die-to-package）互连，无论是使用微凸块、混合键合和桥接的垂直构建，还是使用扇出重新分布的水平构建层。决定如何以及在何处形成互连正在成为系统集成的重要组成部分。
封装选项的数量正在增加，因为许多新设计都是针对特定应用高度定制的。因此，它们的构造和连接方式通常取决于需要处理的数据量和类型、需要处理的位置以及可用功率。例证：特斯拉的 D1 Dojo 芯片是一块 500 亿晶体管芯片，用于在特斯拉数据中心内训练 AI 模型。特斯拉低压电子产品副总裁皮特·班农 (Pete Bannon) 在最近的一次演讲中表示，这里的重点是海量数据吞吐量，使用具有内置灵活性的高度并行计算。
特斯拉的设备基于台积电的集成扇出(InFO) 技术，在阵列中包含 25 个 D1 芯粒。Bannon 表示，该设备可以达到 9 petaflops，使用 576 通道的 I/O 环以每秒 36 TB 的速度移动。它还包括 3 个窄 RDL 层和 3 个厚 RDL 层。
与此同时，台积电的路线图要求采用可将电阻降低 40% 的新型低电阻互连。台积电高级副总裁Yuh Jier Mii 表示，该方案不是通过大马士革（damascene）制造，而是通过带气隙而不是电介质的减法金属反应离子蚀刻（subtractive metal reactive ion etch）制造，可以将电容降低 20% 至 30%，并最终用 2D 互连材料取代铜互连。Mii 在最近的一次演示中表示：“随着电阻率降低，未来有可能通过增强的互连性能进行扩展。”
异构集成的路线图正在通过混合键合、更多地使用硅桥、二氧化硅和尺寸越来越大的聚合物中介层转向更多的芯片堆叠。为了满足不同的最终用途，体系结构和封装类型不断增加。
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